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  5. › Halbleiterfertigung: ASML will 2020…

Verständnis Nachfrage

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  1. Verständnis Nachfrage

    Autor: ronda-melmag 23.01.20 - 13:07

    Also ich habe mal kurz Googel angeworfen:
    Eine ASML Belichtungseinheit schafft 125 Wafer / Stunde
    Auf einem Wafer sind (grössenabhängig) 150 ICs

    also : 450.000 IC pro tag

    kommt der Output hin ?

  2. Re: Verständnis Nachfrage

    Autor: ms (Golem.de) 23.01.20 - 13:13

    Nein, das kommt nicht hin, weil jeder Chip heutzutage aus vielen Schichten besteht - teils ein Dutzend - die alle belichtet werden wollen - manche auch mehrfach (Multi Patterning) - und dann gibt's immer noch Schritte für Reinigung usw, weshalb es einige Wochen dauert, bis ein Chip tatsächlich produziert ist.

    Mit freundlichen Grüßen
    Marc Sauter
    Golem.de



    1 mal bearbeitet, zuletzt am 23.01.20 13:16 durch ms (Golem.de).

  3. Re: Verständnis Nachfrage

    Autor: nicodinho 23.01.20 - 16:38

    Wie kommst du denn auf die 150 ICs? Der angesprochene Kirin 980 hat eine Die Size von 74.13 mm2. Bei einer gängigen Si Wafergröße von 12" wären das 3937 dies.
    Natürlich wird die Zahl durch die Wafergeometrie und Sägespalte in der Realität etwas kleiner sein.

  4. Re: Verständnis Nachfrage

    Autor: platoxG 24.01.20 - 01:31

    Mit Mathe ist das schon so ein Kreuz! ;-)
    Die Kreisformel lautet pi*r^2 und nicht pi*d^2. Ein 12"-Wafer hat 279,4 mm Durchmesser (12" ist nur der umgangssprachliche Name) und hat somit eine Maximalfläche von 61.311,6 mm2, wobei die effektiv nutzbare Fläche geringer ist, da man am Rand etwas Platz lässt, die Ausrichtung der Dies auf dem Wafer relevant ist und auch zwischen den Dies ein wenig Platz zum Ausschneiden bleibt.

    Um das Beispiel zu konkretisieren. Das Zen2-7nm-Chiplet/CCD hat rd. 74 mm2 Fläche. Davon passen schlussendlich um die 790 Dies auf einen 12"-Wafer. Wenn man einen sehr guten Yield von 80 % annimmt, ergeben das 632 voll funktionsfähige Chips. Mit nur noch angenommenen 70 % Yield reduziert sich die Ausbeute auf nur noch 533 Chips pro Wafer.
    Darüber hinaus kann ein Teil der defekten Chips bspw. als 6- oder gar 4-Kern-Chiplet weiterverwendet werden. Zusätzlich ist jedoch zu beachten, dass nur weil keine "harten" Defekte auf einem Die vorliegen, das nicht automatisch heißt, dass ein konkretes Die die elektrische Validierung einwandfrei übersteht. Im sogenannten Binning wird getestet, welche Qualität ein konkretes Die erreicht und es kann durchaus sein, dass ein voll funktionsfähiges Die dennoch zu hohe Leckströme aufweist oder einen nur zu geringen Maximaltakt erreicht. Das Thema ist komplex und hier lässt sich kein Hersteller in die Karten schauen.

    Bezüglich ronda-melmag's Durchsatzfrage, ist auch das Thema nicht so trivial. Die seit Jahresende ausgelieferten NXE:3400C erreichen 155 Wph (Wafer per hour; im best case gar bis zu 170 Wph), was jedoch nicht mit 155 komplett fertigen Wafern (und damit einem fertigen Chipäquivalent) pro Stunde gleichzusetzen ist.
    Erstens bestehen die Dies aus mehreren Lagen und nach einer "Belichtung" muss überschüssiges Material vom Wafer abgetragen/abgeschliffen/geätzt werden und dann wird erneut belichtet, usw. Weiterhin erfordern die aktuellen 7 nm-Prozesse, wie es MS schon erwähnt hat, massives Multipattering, d. h. hier ist pro einzelner, zu erstellender Schicht mit mehrfachen Masken 4) zu belichten, was schlicht daran liegt, dass bspw. bei TSMCs N7 und N7P noch komplett mit DUV (193 nm) gearbeitet wird, d. h. das verwendete "Licht" hat eine viel zu große Wellenlänge für die zu erstellenden Strukturen auf dem Die, sodass mit vielen optischen Tricks und mehrfachen Belichtungen gearbeitet werden muss.
    Der N7+ (bspw. Zen3) verwendet dagegen für vier (von etwa 12 - 14) Schichten EUV (13,5 nm), was die Zahl der Belichtungsvorgänge etwas reduziert, jedoch werden auch hier die übrigen Schichten weiterhin mit DUV gefertigt. Schlussendlich durchläuft ein Wafer also so einen DUV/EUV-Lithographie-Scanner viele Male.

    Zwei Randüberlegungen: 3600 s pro Stunde ergeben bei 155 Wph gerade mal 23,2 s für einen einzigen Wafer inkl. dem Ein- und Herausführen des Wafers aus der Maschine und zurück in den zum Transport genutzten FOUP. Das ist extrem wenig Zeit.
    Hinzu kommt, dass auch diese Scanner nicht durchgehend 24/7 betrieben werden können, sondern auch gewisse Wartungszeiten haben, d. h. von den etwa 720 h pro Monat können diese Scanner nur effektive x % der Zeit tatsächlich fertigen. 6)

    Zudem kann man grob folgende Überschlagsrechnug anstellen:
    TSMC gab für 2019 ein verwendetes 12"-Wafer-Äquivalent von 10,07 Mio. Wafern an. Da TSMC keine konkreteren Zahlen bekannt gibt, muss man sich nun selbst weiterhelfen.
    Bis 28 nm nehme ich die ausschließliche Verwendung von 12"-Wafern an. Mithilfe von TSMC 1) zur abgeschätzten Wafer-Verteilung und dem kürzlich veröffentlichten Jahresabschluss 2) kann man sich grob zusammenrechnen, dass sie etwa 3,6 Mio. 12"-Wafer in 2019 für Prozesse <= 28 nm umgesetzt haben und davon weiter ableiten, dass sie etwa um die 1,0 Mio. Wafer für die 7 nm-Prozesse verwendet haben. Das ergibt über das Jahr gemittelt also rund alle 32 s einen komplett fertig produzierten 7 nm-Wafer (N7, N7P und N7+).
    Hier kommt man jetzt leider nicht mehr weiter, da man nicht weiß wie, viele Scanner tatsächlich im Einsatz sind, insbesondere, da nur EUV-Scanner medienwirksam die Runde machen, jedoch ein wesentlicher Teil der Fertigung noch mittels DUV vollzogen wird. 3) (Beispielsweise lieferte ASML in 2018 nur insgesamt 18 EUV-Scanner aus und im Februar 2019 gab TSMC eine Order für weitere 18 EUV-Scanner auf.)
    Für den Gesamt-Output von TSMCs 7 nm-GigaFab kommt man damit aber immerhin auf rund 2.700 7 nm-Wafer pro Tag. Nimmt man gemittelte 450 Logik-Chips pro Wafer an (für Die-Größen von 75 - 90 mm2; DRAM wird aktuell noch nicht in 7 nm gefertigt), kommt man auf etwa 1,2 Mio. Chips pro Tag (für die 7 nm-GigaFab über alle Kunden). 5)


    1) https://www.tsmc.com/english/dedicatedFoundry/manufacturing/fab_capacity.htm

    2) Hier muss man leider weiter tricksen, da nur Revenue per Node angegeben wird, kann sich aber grob behelfen, indem man berücksichtigt, dass der Revenue pro Wafer bei 7 nm höher ist, als bei den älteren Nodes, d. h. wenn bspw. 7 nm- und die 16 nm-Prozesse einen vergleichbaren Revenue erwirtschaftet hätten, die 16 nm-Prozesse deutlich mehr Wafer hätten umsetzen müssen.

    3) Man könnte jetzt hier bspw. eine Zahl wie 30 im Einsatz befindlicher Scanner in der zugehörigen 7 nm-GigaFab annehmen, weiß aber dann erneut nicht abzuschätzen, wie viel Zeit die Wafer in den FOUPs auf den automatisierten Transportbändern verbringen. Hinzu kommt, dass das Abbeizen/Abschleifen überschüssigen Materials voraussichtlich anderswo erfolgt, also ebenfalls nicht auf die Scanner-Zeiten anzurechnen ist.

    4) Aktuelle, komplexe 14/10 nm-Produkte arbeiten mittlerweile mit etwa bis zu 70 Masken und von einigen Bleeding Edge-Produkten auf entsprechenden Prozessen ist bekannt, dass bereits eine Masken-Zahl von 100 überschritten wurde.
    (Mit 5 nm und der umfangreichen Nutzung von EUV wird man erstmals die Masken-Zahl wieder etwas reduzieren können und bspw. TSMC schätzt entgegen dem bisherigen Trend bei der Strukturverkleinerung, dass mit dem bevorstehenden N5 die Masken-Zahl sogar etwas kleiner ausfallen wird, als beim aktuellen N7.)

    5) Das ist natürlich dennoch nur eine Milchmädchenrechnung, denn bspw. Navi 10 hat 251 mm2, Vega 20 331 mm2 und bspw. der Tomahawk 4 von Broadcom ist ein Riesenchip und es gibt noch weitere, große Chips, die in 7 nm bei TSMC gefertigt werden und die damit den effektiven Chip-Output insgesamt senken, da hier deutlich weniger (funktionsfähige) Chips pro Wafer entstehen.

    6) Abschließend sei noch erwähnt, dass TSMC den ursprünglich mit 125 Wph spezifizierten NXE:3400B aufgrund einiger Kundenerfahrungen aus Beispielsprojekten mit gemittelt bis zu 2000 Wafern pro Tag angibt, was also einer produktiven Nutzungszeit bzw. einer "Uptime" von rd. 66 % entspricht. (Ein häufigerer Tausch der Masken für unterschiedliche, parallele Fertigungen senkt natürlich diese Zeit weiter, usw.)

  5. Re: Verständnis Nachfrage

    Autor: platoxG 24.01.20 - 03:20

    Wenn man nicht alles selbst nachrechnet:
    11,8" -> 299,72 mm -> 70553,9 mm2 maximale Fläche
    Wobei die 11,8" voraussichtlich ebenfalls eine gerundete Angabe darstellen, denn ein Hersteller gibt an: 300 +/- 0.5 mm Toleranz und 775 +/- 25 μm Stärke, also grob 3/4 mm.

    Anmerkung: Die duckduckgo.com Umrechnung hat eine komische Eigenheit bzgl. der Verwendung von Punkt und Komma:
    11,8 inch = 279.4 mm
    11.8 inch = 299.72 mm
    Anscheinend ignoriert man hier (ohne Warnung) den Nachkommateil stillschweigend und wirft stattdessen effektiv einfach 11 * 25,4 aus. Google mach das eleganter und handhabt dagegen beide Eingaben korrekt.

    (Die exemplarischen Die-Angaben für das 74 mm2-Chiplet sind dagegen einigermaßen valide und schwanken lediglich im Rahmen der verwendenten Parameter wie Scribe Lane und Edge Loss, wobei das Die effektiv irgendwo bei 74 - 75 mm2 liegt, denn die von AMD offiziell angegeben 74 mm2 scheinen direkt vom Floorplan abgeleitet zu sein, während der tatsächliche Chip selbst noch einen Teil der Scribe Line nach dem Ausschneiden mitführt.)

  6. Re: Verständnis Nachfrage

    Autor: ms (Golem.de) 24.01.20 - 10:33

    Ja, AMD nennt eine Die-Size basierend auf dem Floorplan, physisch ist's ein bisschen mehr.

    Mit freundlichen Grüßen
    Marc Sauter
    Golem.de

  7. Re: Verständnis Nachfrage

    Autor: tomduly 12.02.20 - 14:18

    Wafergrößen werden seit der Umstellung von 4 Zoll auf "6 Zoll" in metrischen Größen gemessen. "6-Zoll-Wafer" sind 150mm, "8-Zoll-Wafer" sind 200mm-Wafer und "12-Zoll" entsprechen 300mm Scheibendurchmesser.

    Wieviele Chips auf eine Scheibe passen, kann man sich schön anschaulich im FeatureXplorer der X-FAB ausrechnen.
    www_xfab_com/fileadmin/X-FAB/FX-HTML5/fxp3/

    So passen z.B. auf einen 300mm-Wafer über 56.000 Chips der Größe 1mm x 1mm oder knapp 600 der Größe 10mm x 10mm.

    Die EUV-Scanner von ASML verwenden Techniken von Zeiss, Oberkochen und Trumpf, Ditzingen. An beiden Standorten betreibt auch ASML Entwicklungszentren.

    Die wesentlichen Grundsteine für den 5nm-EUV-Prozess wurden im EU-Projekt TAKEMI5 (132 Mio.¤ Budget) gelegt:
    cordis_europa_eu/project/id/737479/de

    Aktuell wird im Nachfolgeprojekt TAPEES3 (123 Mio.¤ Budget) die EUV-Technik für den 3nm-Knoten erforscht:
    cordis_europa_eu/project/id/783247

    Beide EU-Projekte werden von ASML koordiniert.

    Grüße
    Tom



    1 mal bearbeitet, zuletzt am 12.02.20 14:19 durch tomduly.

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