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  5. › CPU: Sifive erweitert…

ARM ist tot

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  1. ARM ist tot

    Autor: Kaiser Ming 02.11.22 - 11:01

    noch nicht
    aber ich drück die Daumen

  2. Re: ARM ist tot

    Autor: Termuellinator 02.11.22 - 11:41

    Jop, es ist uns allen zu wünschen, dass sich RISC-V durchsetzt.

  3. RISC-V ist ein gutes Konzept

    Autor: M.P. 02.11.22 - 11:47

    Die Frage ist aber, wie "offen" es bleibt.

    Was nützt es dem Anwender, wenn eine ganz kleine Riege von Chip-Herstellern um das Kern-Design der RISC-V Architektur ein Konglomerat von patentgeschützten Erweiterungen bastelt (Grafik, Vektor, Ki usw), die irgendwann von Chipfläche und Performance-Beitrag den eigentlichen RISC-V-Kern deutlich überflügeln?

    Ist die Vektoreinheit von Sifive nach FRAND-Kriterien lizenzierbar, oder baut der nächste, der das RISC-V Design um eine Vektoreinheit erweitern will seine eigene inkompatible Lösung, und muss auch noch aufpassen, dass er keine Sifive Patente verletzt?

  4. Re: RISC-V ist ein gutes Konzept

    Autor: WinnieW 02.11.22 - 11:51

    Falls es sich, so wie ich es verstehe, um den offiziellen u. freien Vektor-Befehlssatz von RISC-V handelt, dann könnte SiFive nur die Implementation in Hardware schützen lassen,
    aber der eigentliche Befehlssatz bleibt frei.

    Die Frage ist was es mit dieser Vektor-Krypotgrafie-Erweiterung auf sicht hat. RISC-V hat jedenfalls Befehle für Kryptographie-Operationen spezifiziert.

    Edit: Auf der Website von SiFive steht dass der Vektorbefehlssatz der offizielle, freie Vektorbefehlssatz ist, und kein proprietärer.



    2 mal bearbeitet, zuletzt am 02.11.22 11:55 durch WinnieW.

  5. Re: RISC-V ist ein gutes Konzept

    Autor: M.P. 02.11.22 - 12:26

    Das klingt ja schon einmal gut ...

  6. Android Support

    Autor: Hallonator 02.11.22 - 12:51

    Kaiser Ming schrieb:
    --------------------------------------------------------------------------------
    > noch nicht
    > aber ich drück die Daumen

    Mal sehen, ob sich das in Smartphones durchsetzen kann. Gab ja erst neulich den Artikel hier:

    https://www.golem.de/news/cpu-google-nimmt-risc-v-support-offiziell-in-android-auf-2210-169214.html



    1 mal bearbeitet, zuletzt am 02.11.22 12:51 durch Hallonator.

  7. Re: ARM ist tot

    Autor: Firebolt1337 02.11.22 - 13:17

    Würde mir wünschen wenn die bloadCPUs x86 Mal verschwinden... Ab auf den Elektroschrott damit.
    Risc und Arm sind um Welten überlegen und das in jeden Bereich.

    Scheiss auf Abwärtskompatibilität wer will windoof 95 oder dos Software noch auf win11 nutzen.
    Vllt 1 von 1.000.000 Usern... Pech würde ich sagen.

    Macht es wie Apple und raus mit den alten Müll

  8. Re: ARM ist tot

    Autor: regiedie1. 02.11.22 - 14:34

    Firebolt1337 schrieb:
    --------------------------------------------------------------------------------
    > Würde mir wünschen wenn die bloadCPUs x86 Mal verschwinden... Ab auf den
    > Elektroschrott damit.
    > Risc und Arm sind um Welten überlegen und das in jeden Bereich.

    Keine Ahnung, aber ne starke Meinung, so lob ich mir das.
    Die Hauptunterschiede zwischen den modernen x86-Chips und ARM-Designs sind die Decoder. Die eigentlichen Kerne sind bei beiden RISC. Es sind nicht die Decoder, die AMD- und Intel-Chips nennenswert ineffizient machen würden.

  9. Re: ARM ist tot

    Autor: M.P. 02.11.22 - 14:35

    Nur mal so interessehalber - welches Betriebssystem ist auf dem Gerät installiert, auf dem Du Deinen Beitrag verfasst hast? Und sitzt auf dem Mainboard des Geräts womöglich eine x86/x64 CPU?

  10. Re: RISC-V ist ein gutes Konzept

    Autor: Kaiser Ming 02.11.22 - 15:22

    M.P. schrieb:
    --------------------------------------------------------------------------------
    > Die Frage ist aber, wie "offen" es bleibt.
    >
    > Was nützt es dem Anwender, wenn eine ganz kleine Riege von Chip-Herstellern
    > um das Kern-Design der RISC-V Architektur ein Konglomerat von
    > patentgeschützten Erweiterungen bastelt (Grafik, Vektor, Ki usw), die
    > irgendwann von Chipfläche und Performance-Beitrag den eigentlichen
    > RISC-V-Kern deutlich überflügeln?
    >
    > Ist die Vektoreinheit von Sifive nach FRAND-Kriterien lizenzierbar, oder
    > baut der nächste, der das RISC-V Design um eine Vektoreinheit erweitern
    > will seine eigene inkompatible Lösung, und muss auch noch aufpassen, dass
    > er keine Sifive Patente verletzt?

    solange das Interface standardisiert ist
    kann man ja alles dranbauen was man möchte
    und austauschen
    so hab ich zumindest RISC-V verstanden
    wie PC vs Apple

  11. Re: ARM ist tot

    Autor: FreiGeistler 02.11.22 - 20:39

    Firebolt1337 schrieb:
    --------------------------------------------------------------------------------
    > Würde mir wünschen wenn die bloadCPUs x86 Mal verschwinden... Ab auf den
    > Elektroschrott damit.
    > Risc und Arm sind um Welten überlegen und das in jeden Bereich.

    Ausser bei Treibern. Risc-V hat da ja glaubs die selben Probleme wie ARM? Keinen uniersellen Bootloader und keine Treiber-Serien sondern Einzelstücke?

  12. Re: ARM ist tot

    Autor: FreiGeistler 02.11.22 - 20:41

    regiedie1. schrieb:
    --------------------------------------------------------------------------------
    > Die eigentlichen Kerne sind bei beiden RISC.

    Hybrid, soviel ich weiss?

  13. Re: ARM ist tot

    Autor: Ext3h 03.11.22 - 08:42

    FreiGeistler schrieb:
    --------------------------------------------------------------------------------
    > regiedie1. schrieb:
    > ---------------------------------------------------------------------------
    > -----
    > > Die eigentlichen Kerne sind bei beiden RISC.
    >
    > Hybrid, soviel ich weiss?

    Eigentlich weder noch. Jede Instruktion ist micro-codiert, Merkmal von CISC. Aber die meisten Instruktionen dekodieren in lediglich 1 uOP, soweit noch RISC. Das einzige was hier wirklich x86-spezifisch und immer ein Grund für Kopfschmerzen ist: Variable Instruktionslängen. Sind der Grund warum sich der Decoder für x86 nicht beliebig breit (durchsatzfähig) machen lässt.

    Wirklich kompliziert wird es aber erst danach, über ein Dutzend verschiedener Funktionseinheiten die alle nur relativ lose gekoppelt sind während die uOps an sich nicht "einer Pipeline" folgen sondern auf allen möglichen Ebenen wieder einen Scheduler haben der sich um relative Ordnung und Zuweisung von Ressourcen kümmert. Das x86 Speichermodell mit den per Default global geordneten Speicherzugriffen verkompliziert das dann noch Mal. Out-of-Order und damit auch spekulative Ausführung noch weiter.

    Gerade in den Basis-Instruktionen von x86 steckt viel was eigentlich nur für eine in-order Architektur mit <= 1 IPC sinnvoll gewesen wäre.

    Die eigentlich relevante Eigenschaft von RISC dass jede Instruktion auch immer nur einen minimalen Satz von Funktionseinheiten benötigt, und diese auch immer nur die minimale Anzahl an notwendigen Operanden haben, hat x86 nicht.

    Wie gesagt, eine einzige Instruktion wird bei x86 zwangsläufig immer durch einen ganzen Stack von Schedulern durchgereicht weil es halt für ein Pipeline-artiges Prozessordesign geschrieben wurde, in der Annahme dass jede Funktionseinheit sowieso idle sei wenn die Instruktion dort ankommt.



    2 mal bearbeitet, zuletzt am 03.11.22 08:50 durch Ext3h.

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