1. Foren
  2. Kommentare
  3. Sonstiges-Forum
  4. Alle Kommentare zum Artikel
  5. › Apple Silicon: Intel muss vor…

Zukünftiger Prozessvergleich?

Neue Foren im Freiraum! Raumfahrt und freie Software haben jetzt einen Platz, die Games tummeln sich jetzt alle in einem Forum.
  1. Thema

Neues Thema


  1. Zukünftiger Prozessvergleich?

    Autor: platoxG 09.02.21 - 12:25

    > "Überdies wird mit 10 nm Super Fin Enhanced eine überarbeitete Fertigung verwendet, die sich eher mit TSMCs N5-Verfahren für die M-Chips vergleichen lässt."

    Der Vergleich erscheint mir arg optimistisch und ich habe bisher nirgends seitens Intel eine entsprechende Andeutung gelesen.
    Enhanced SuperFin wird voraussichtlich weiter an P + P schrauben, aber keine Veränderungen an A mitbringen, d. h. man könnte bestenfalls einen Vergleich mit dem N6 versuchen, aber selbst der dürfte voraussichtlich schon schwer fallen, denn dass Intel nach den Anlaufproblemen nun plötzlich auch mit weiterhin DUV und massivem MultiPattering nun auch 5 EUV-Lagen kompensieren kann um gleichzuziehen, erscheint schon etwas arg optimistisch.
    Wahrscheinlicher erscheint mir, dass die mit Enhanced SuperFin dann einen vollwertiges 7nm-Äquivalent haben werden, das vielleicht auch problemlos mit dem N7P mithalten können wird, nennenswert darüber hinaus wird es vermutlich aber eher nicht gehen.

  2. Re: Zukünftiger Prozessvergleich?

    Autor: ms (Golem.de) 09.02.21 - 12:37

    10ESF ist eher vergleichbar als 10SF ^^ das war gemeint ...

    Marc Sauter, Sr Editor
    Golem.de

  3. Re: Zukünftiger Prozessvergleich?

    Autor: platoxG 09.02.21 - 12:53

    Wenn das so gemeint war, hast du in einer absoluten Betrachtungsweise unzweifelhaft recht, jedoch ... wenn ich in meiner Wohnung ein Schritt Richtung Süden mache, bin ich ebenso unzweifelhaft näher an München dran als noch Sekunden zuvor, wirklich relevanter wird meine Positionsveränderung aber nicht bzgl. dieser Distanz. ;-)
    Intel plant mit 10nm Enhanced SuperFin noch ein wenig an PP (absehbar nicht an A) zu feilen, zu TSMCs N5 bleibt es aber dennoch unverändert die Distanz eines FullNode-Sprungs, egal ob man hier von 10nm SuperFin oder von 10nm Enhanced SuperFin ausgeht. ;-)

  4. Re: Zukünftiger Prozessvergleich?

    Autor: ThorstenMUC 09.02.21 - 13:01

    Ich muss zugeben, ich verstehe die Hälfte der Informationen nicht, weil ich nicht aus der IC-Fertigung kommen.

    Aber ich kann mich an ein Video von der8auer erinnern, in dem er Intel 14nm Chip und einen AMD/TSMC 7nm Chip unter dem Elektronenmikroskob vermessen hat.
    Zumindest die betrachteten Transistoren waren beim Intel deutlich dichter gepackt, als 200% x TSMC 7nm (die erste Generation).

    Es scheint schon etwas dran zu sein, dass der Intel 10nm ++(+++) Fertigungsprozess nicht so weit hinter TSMC 7nm hinterher war, wie die theoretisch doppelte Packungsdichte implizieren würde.

    Ihn gleich mit 5nm zu vergleichen klingt aber schon sehr optimistisch... und auch TSMC hat seinen 7nm Prozess ja auch nochmal optimiert.



    2 mal bearbeitet, zuletzt am 09.02.21 13:09 durch ThorstenMUC.

  5. Re: Zukünftiger Prozessvergleich?

    Autor: platoxG 10.02.21 - 00:17

    ThorstenMUC schrieb:
    --------------------------------------------------------------------------------
    > Ich muss zugeben, ich verstehe die Hälfte der Informationen nicht, weil ich
    > nicht aus der IC-Fertigung kommen.
    >
    > Aber ich kann mich an ein Video von der8auer erinnern, in dem er Intel 14nm
    > Chip und einen AMD/TSMC 7nm Chip unter dem Elektronenmikroskob vermessen
    > hat.
    > Zumindest die betrachteten Transistoren waren beim Intel deutlich dichter
    > gepackt, als 200% x TSMC 7nm (die erste Generation).
    >
    > Es scheint schon etwas dran zu sein, dass der Intel 10nm ++(+++)
    > Fertigungsprozess nicht so weit hinter TSMC 7nm hinterher war, wie die
    > theoretisch doppelte Packungsdichte implizieren würde.
    >
    > Ihn gleich mit 5nm zu vergleichen klingt aber schon sehr optimistisch...
    > und auch TSMC hat seinen 7nm Prozess ja auch nochmal optimiert.

    Die Strukturgrößenangaben in dem Prozessnamen sind reine Marketingbegriffe. Beispielsweise hat TSMC seine vierte 16nm-Prozessiteration kurzerhand als 12FFC (2016/17), also 12nm vermarktet, um besser im Vergleich zu Samsung und Globalfoundries dazustehen.
    Intel sieht sich anscheinend nicht gezwungen mit den Foundries bzgl. einer marketingtechnisch möglichst aggressiven Bennenung mitzuhalten und so benannte man den nächst kleineren Prozess öffentlichkeitstauglich "10nm" während der intern bei den regulären CPUs "P1274" genannt wird.
    Der 14nm-Prozess (P1272), erstmals in 2014 genutzt, konnte anfänglich als maximale Packungsdichte bis zu etwa 45 MTr/mm2 belichten. In 2018 mit 14nm++ entspannte man zugunsten eines höheren Taktes die Dichte etwas und erreichte nur noch um die 37 MTr/mm2.
    Diese maximale Dichte bezieht sich jedoch auf die HighDensity-Libs, die bestenfalls dür Speicher- und I/O-Blöcke genutzt werden. HighPerf/HighPower-Designs werden grundsätzlich mit einer geringeren Logikdichte gefertigt, so bei Intel bei den 14nm-CPUs etwa im Mittel mit um die 15 MTr/mm2 für bspw. den i7-6700K. Die Logikdichte zu aktuelleren Intel-CPUs ist dagegen nur zu raten, da Intel sich in den letzten Jahren mit Details zurückhält. Für die 14nm-Designs kann man aber im Mittel weiterhin gesichert <= 20 MTr/mm2. ausgehen. *)
    AMDs Zen2-Chiplet in TSMCs erstem 7nm-Prozess N7 (bzw. CLN7FF) erreicht dagegen mit der HighDensity-Lib eine maximale Transistordichte von grob um die 95 MTr/mm2 **), was deutlich über den 14nm(+++) von Intel rangiert. Das Zen2-Chiplet implementiert konkret gemittelte 52 MTr/mm2. Zu beachten ist jedoch, dass das Chiplet nur Rechenkerne und Cache und keinerlei I/O enthält. Betrachtet man eine Zen2-CPU, muss man die Werte mitteln, da hier noch ein vergleichsweise großer I/O-Die zum Einsatz kommt, der in GloFo's 12nm gefertigt wird.
    Älterne Angaben zufolge erreicht Intel's 10nm-Prozess ("P1274") in der HD-Lib nahezu bis zu 100 MTr/mm2 Packungsdichte. Da Intel sich mit Details zurückhält, kann man hier jedoch nur schwer was zu Ice Lake U (10nm+) oder Tiger Lake U (10nm++) aussagen. Anzunehmenderweise wird man aber gar noch mit einer etwas niedrigeren Packungsdichte implementieren als bspw. AMD beim Zen2-Chiplet, einerseits, weil der Prozess auch in seiner zweiten Iteration noch einige Schwächen hatte und man anders den hohen Takt nicht erreichen konnte und zusätzlich, weil Intel es sich voraussichtlich auch leisten kann, da man auch hier annehmen kann, dass Intel bei ihren eigenen 10nm auch wieder mit vergleichsweise weniger Transistoren auskommt.

    **) Der Wert ist in etwa zu Samsungs 7LPP vergleichbar, der in der HD-Lib mit rd. 95 MTr/mm2. gehandelt wird, jedoch schon einige EUV-Lagen verwendet, während TSMCs N7 und auch N7P noch auf reines DUV mit massivem Multi-Pattering setzt.

    *) Intels CPUs explodieren nur deshalb nicht bzgl. der Die-Size, weil die bisher immer weniger Transistoren für ein Design benötigten als bspw. AMD. Zum Vergleich:

    AMD Zen2 3700/3800X:
    1 CCD (nur Kerne, Cache, IF): 3,9 Mrd. Tr. (schätzungsweise 1,6 Mrd. alleine für die 32 MiB L3)
    1 IOD (DRAM, USB, PCIe, ...): 2,1 Mrd. Tr.
    Insgesamt also rd. 6 Mrd. Tr. für 8 Kerne + 32 MiB L3 und notwendiges I/O.
    gemittelte Logikdichte: ~ 30,2 MTr/mm2

    Intel Skylake SP als XCC:
    28 Kerne, zwei AVX-512-FMA-Einheiten, 64 PCIe-Lanes, 6 Speichercontroller, 38,5 MiB L3
    schätzungsweise 8 Mrd. Tr.
    gemittelte Logikdichte mit der Schätzung im Bereich: 12,5 - 14,2 MTr/mm2
    Letzterer Wert Deckt sich eher mit der typischerweise von Intel implementierten Logikdichte.

    Nimmt man nun noch für eine Überschlagsrechnung an, dass der Cache bei Intel grob die gleiche Zahl an Transistoren veranschlagt, dann benötigt AMD 2,3 Mrd. Tr. um 8 Zen2-Kerne zu implementieren (und ein wenig IF), hingegen Intel implementiert (hoch gegriffen) mit 6,8 Mrd. Tr. 28 CPU-Kerne und das komplette, deutlich umfangreichere I/O (das man hier jedoch nicht so leicht rausrechenn kann). Das kann man weiter runterbrechen zu
    - Zen2: ca. 287 Mio. Tr. pro Kern (inkl. L1/L2 und anteiligem IF)
    - Skylake SP: ca. ca. 243 Mio. Tr. pro Kern (inkl. L1/L2 und komplettem, anteiligem I/O)
    Intels Wert ist gar noch als deutlich besser (niedriger) einzuschätzen, da hier das komplette I/O zwangsweise mit eingerechnet wird und zudem ist die CPU aufgrund der AVX-512 funktionsreicher, dazu gleich noch überproportional, da die Xeon's gar pauschal zwei FMA-Einheiten auf dem Die haben.
    Was der Grund für diese bessere Transistorausnutzung bei Intel ist, weiß ich jedoch auch nicht zu erklären. Mögliche Ansätze sind der hauseigene, speziell auf ihre Bedürfnisse entwickelte Prozess (mit entsprechend optimierten Libs), eine effizientere Implementation des Mesh-Busses, ... ?

    Oder aber anders verglichen: Ein 3700/3800X benötigt eine gesamte Wafer-Fläche von 199 mm2 mit einer Mischung aus modernen 7 + 12 mn.
    Intels Comet Lake als bspw. 10900K implementiert auf nahezu der gleichen Wafer-Flächen einen 10-Kerner inkl. einer iGPU und das in Intel's angestaubten 14nm.


    Vorausblick als Abrundung: Bei Intels "7nm" (intern P1276 für CPUs) handelt es sich um den kommenden NextGen-Prozess, der massiven Gebrauch von EUV macht und mit TSMCs 5 nm konkurriert. Aktuell wird dem Prozess gar nachgesagt in der höchsten Logikdichte gar deutlich über die Designziele von TSMCs N5 hinauszureichen. Letzterer soll bis zu 171 MTr/mm2 erreichen, während der Intel-Prozess gar um die 200 MTr/mm2 erreichen können soll. Sollte Intel diesen tatsächlich in der Form inkl. der Entwickungsverzöherung so umsetzen können, würden deren "7nm" (Ende 2022/2023) schon eher zwischen TSMCs 5 nm (N5 und N5P) und 3 nm (N3) liegen.

  1. Thema

Neues Thema


Um zu kommentieren, loggen Sie sich bitte ein oder registrieren Sie sich. Sie müssen ausserdem in Ihrem Account-Profil unter Forum einen Nutzernamen vergeben haben. Zum Login

Stellenmarkt
  1. Systemadministrator (m/w/d) iSeries
    Hugo Benzing GmbH & Co. KG, Korntal-Münchingen
  2. Data Engineer / Software-Ingenieur / Informatiker (m/w/d) Automatisierungstechnik / Container-Terminals
    Konecranes GmbH, Düsseldorf
  3. Business Intelligence Developer (m/w/d)
    OBO Bettermann Holding GmbH & Co. KG, Menden
  4. Mitarbeiter (m/w/d) Helpdesk/IT-Support
    DQS GmbH Deutsche Gesellschaft zur Zertifizierung von Managementsystemen, Frankfurt am Main,Frankfurt (Oder)

Detailsuche


Golem pur
  • Golem.de ohne Werbung nutzen

Anzeige
Top-Angebote
  1. 205€ (UVP 399€)
  2. (u. a. Ghostwire Tokyo für 26,99€, Control Ultimate Edition für 9,99€, God of War für 34...
  3. (u. a. MSI RTX 3080 Ti für 1.049€, Gigabyte RTX 3060 für 399€, MSI 3070 für 639€, MSI RTX...
  4. (AMD Ryzen 9 5900X + Geforce RTX 3070 Ti für 2.000€)


Haben wir etwas übersehen?

E-Mail an news@golem.de