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Speichercontroller und CPU auf verschiedenen dice

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  1. Speichercontroller und CPU auf verschiedenen dice

    Autor: M.P. 10.01.19 - 09:06

    Könnte das nicht den Speicherdurchsatz behindern?

    Und wo liegt der gemeinsame Cache aller Cores?

  2. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Sinnfrei 10.01.19 - 09:10

    Ich denke die Bandbreite ist nicht das große Problem, denn 100 GB/s Links sollten möglich sein, die Latenz dürfte aber prinzipbedingt erstmal höher sein, wobei es mit anderen Verbesserungen nicht unbedingt schlechter sein muss als bei der Ryzen 2000 Reihe.

    __________________
    ...

  3. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Ach 10.01.19 - 09:58

    Neben der IPC die Kardinalsfrage. Schafft es AMD die Latenz zu drücken? Ganz entscheidend für die Performance nicht nur in Games, sondern auch in allen professionellen 3D- (CAD/Simulation) wie Audio-Umgebungen.

  4. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Mixermachine 10.01.19 - 10:06

    Immerhin sind die Kerne jetzt alle in einem Chiplet und nicht mehr auf zwei CCX aufgeteilt, die untereinander noch kommunizieren müssen.

    Build nicer stuff

  5. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Ach 10.01.19 - 10:21

    Genau die Frage die ich mir stelle. Ist die Sache mit der Unterteilung in CCX Module jetzt begraben? Theoretisch nötig ist, so wie du es ja auch formulierst, die alten Unterteilung nicht mehr. Die Kerne können sich ja dann direkt vom I/O Chip aus mit Aufgaben versorgen. Allerdings würde damit die Kern zu Kern Kommunikation verlangsamt, weil die Kerne sich dann nicht mehr direkt und nur über den "Umweg" des I/O Chips austauschen könnten.

  6. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: ms (Golem.de) 10.01.19 - 10:26

    Der L3 wird (auch) im CPU-Chiplet stecken, aber evtl nur ein CCX für 8C.

    Mit freundlichen Grüßen
    Marc Sauter
    Golem.de

  7. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Ach 10.01.19 - 10:50

    ms (Golem.de) schrieb:
    --------------------------------------------------------------------------------
    > Der L3 wird (auch) im CPU-Chiplet stecken, aber evtl nur ein CCX für 8C.

    Was aber bedeuten würde, dass ich damals, ich sage mal ganz vorsichtig, goldrichtig lag :

    "Hmm, das wäre aber ernüchternd. Wie konkret ist denn die Information? In den Weiten des Internet zeigen ja alle Sterne auf acht Cores/CCX, (wobei davon noch nichts von AMD bestätigt wurde, AMD äußert sich einfach überhaupt nicht zu dem Thema)...."

    >= https://forum.golem.de/kommentare/sonstiges/threadripper-2990wx-und-2950x-im-test-viel-hilft-nicht-immer-viel/vorlaeufige-erkenntnis/119857,5158792,5159008,read.html#msg-5159008

    Sry für das kleine Told You(!), meine Nase eben, ich kann die nicht ändern :].



    1 mal bearbeitet, zuletzt am 10.01.19 10:55 durch Ach.

  8. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Arsenal 10.01.19 - 11:02

    Hochnäsigkeit schon...

    Sry hat wegen der Nase grad so gut gepasst.

  9. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Ach 10.01.19 - 11:08

    Arsenal schrieb:
    --------------------------------------------------------------------------------
    > Hochnäsigkeit schon...
    >
    > Sry hat wegen der Nase grad so gut gepasst.

    Nicht so schlimm, wäre mir als Antwort wohl auch als erstes durch den Kopf gegangen. Inhaltlich passt selbstdarstellerisch/hochmütig oder ähnlich aber besser.

  10. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: ms (Golem.de) 10.01.19 - 11:35

    Wie schon damals gesagt, hieß es aus Richtung von AMD, es bleibt bei 2x CCX per 8C, aber vll wurde das umgeworfen etc ... kurz, ich weiß es derzeit nicht sicher und sehe auch keine Notwendigkeit mich festzulegen (ausser eben, dass die Chiplets weiter 8C haben, das steht seit vielen vielen Monaten fest).

    Mit freundlichen Grüßen
    Marc Sauter
    Golem.de

  11. Re: Speichercontroller und CPU auf verschiedenen dice

    Autor: Ach 10.01.19 - 12:38

    Insofern ich das richtig verstehe, bedient derzeit(2000er Serie) jedes CCX Modul einen Speicherkanal, was ja dann in Zukunft weg fällt, weil diese Funktionalität in den I/O Chip übergeht, womit aber die Unterteilung in zwei CCX Module ihren eigentlichen Sinn verliert. Mit der 16Core/Chiplet Annahme lag die Gerüchteküche haushoch daneben(und du lagst in diesem Detail richtig, keine Frage), was wohl nicht zuletzt daran lag, dass wirklich niemand den gesonderten I/O Chip auf dem Schirm hatte. Der stellt sicher die größte Überraschung dar bei allen auf Zen 2 basierenden CPUs. Schon von seinem Arbeitsprinzip her gesehen muss so ein I/O Chip mehr Möglichkeiten zur Organisation vieler Kerne bereit stellen und damit natürlich auch die Halbwertszeit der 8 Core Chiplets verlängern. Je einfacher die Chiplets, desto höher die Ausbeute, kann AMD weiterhin die relativ kompakten 8 Kern Zens produzieren. Insofern die Latenz darunter nicht leidet, wieder mal ein genauso mutiger wie genialer Schachzug AMDs unter der Führung von Lisa Su.

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