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  5. › Intel: Truland soll Xeon-MP Beine…

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  1. Fehler im Artikel

    Autor: TeeKay 30.03.05 - 11:26

    "Jeder der vier Xeons hat dabei einen eigenen Bus zur North Bridge"

    Auf dem Schaubild teilen sich zwei Xeons einen FSB.

  2. Re: Fehler im Artikel

    Autor: Nico Ernst 30.03.05 - 12:13

    > Auf dem Schaubild teilen sich zwei Xeons einen
    > FSB.

    .. und oben drüber steht "2x2 System Buses" ;-)

    Das Bild kam original so von Intel.

  3. Re: Fehler im Artikel

    Autor: TeeKay 30.03.05 - 16:49

    Nico Ernst schrieb:
    -------------------------------------------------------
    > > Auf dem Schaubild teilen sich zwei Xeons
    > einen
    > FSB.
    >
    > .. und oben drüber steht "2x2 System Buses" ;-)

    Das ist ja kein Widerspruch zu der Tatsache, dass sich zwei Xeons einen FSB teilen muessen. 2 Xeons pro Bus bei zwei Buses pro Chipsatz = 2x2.

    Laut Datenblatt (ftp://download.intel.com/design/chipsets/e8500/datashts/30674501.pdf) sinds zwei FSB pro Northbridge.

  4. Re: Fehler im Artikel

    Autor: Nico Ernst 30.03.05 - 16:56


    > Das ist ja kein Widerspruch zu der Tatsache, dass
    > sich zwei Xeons einen FSB teilen muessen. 2 Xeons
    > pro Bus bei zwei Buses pro Chipsatz = 2x2.

    Ein wenig verwirrend finde ich das schon, nach dem Blick auf Seite 17 hier:
    >
    > Laut Datenblatt
    > (ftp://download.intel.com/design/chipsets/e8500/da
    > tashts/30674501.pdf) sinds zwei FSB pro
    > Northbridge.

    Eben. Die Northbridge hat _zwei_ FSBs (FSB A und FSB A) genannt, bei vier Xeons müssen sich also je zwei einen FSB teilen.

    Wenn man aber alle _vier_ Speicherkanäle der Northbridge ohne Mirroring betreibt, dürfte das kein Nachteil sein, da die summierten Bandbreiten wieder einigermassen synchron sind. Theorethisch 12,8 GB/s für den Speicher, und 10,6 für die Prozessoren.

  5. Re: Fehler im Artikel

    Autor: TeeKay 31.03.05 - 17:28

    > Eben. Die Northbridge hat _zwei_ FSBs (FSB A und
    > FSB A) genannt, bei vier Xeons müssen sich also je
    > zwei einen FSB teilen.

    Warum steht dann im Artikel noch immer, jeder Xeon haette seine eigene Verbindung zur Northbridge?

    > Wenn man aber alle _vier_ Speicherkanäle der
    > Northbridge ohne Mirroring betreibt, dürfte das
    > kein Nachteil sein, da die summierten Bandbreiten
    > wieder einigermassen synchron sind. Theorethisch
    > 12,8 GB/s für den Speicher, und 10,6 für die
    > Prozessoren.

    Die Speicherbandbreite mag zur Bandbreite des Frontsidebuses passen. Trotzdem haengen dann zwei Prozessoren an einer Verbindung, die bei einem Uni- oder Dualprozessorsystem nur einen Prozessor mit Daten versorgen muss.

  6. Re: Fehler im Artikel

    Autor: Nico Ernst 01.04.05 - 01:37


    > Warum steht dann im Artikel noch immer, jeder Xeon
    > haette seine eigene Verbindung zur Northbridge?

    Weil sich so etwas nur mit einem etwas ausführlicheren Update klarstellen läßt, welches wir kurz nach diesem Posting hier ans Ende des Artikels gestellt haben. Zudem weist die Überschrift nun auf dieses Update hin.

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