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AMD beschleunigt Opteron

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  1. AMD beschleunigt Opteron

    Autor: Golem.de 18.05.04 - 10:15

    AMD erweitert einmal mehr seine Opteron-Familie um drei neue Server-Prozessoren. Die neuen Modelle Opteron 850, 250 und 150 laufen mit Taktfrequenzen von 2,4 GHz und sollen so eine höhere Rechenleistung bieten.

    https://www.golem.de/0405/31333.html

  2. Re: AMD beschleunigt Opteron

    Autor: Dalai-lama 18.05.04 - 11:55

    Ich hoffe stark das sie die neue Technologie in den Griff bekommen und nicht so große Leckströme wie Intel bekommen(Dothan und Prescott)

  3. 130 nm Opteron auf der Ziellinie

    Autor: Ralf Kellerbauer 18.05.04 - 11:58

    Das wars dann wohl mit 130nm.

    Wohl ab 2005 wirds dann mit 90nm weitergehen.

    Ein Opteron 250 Pärchen dürfte wohl der leistungsfähigste Dual-Server der Welt sein, oder ?

  4. Re: 130 nm Opteron auf der Ziellinie

    Autor: Joe User 18.05.04 - 13:13

    Nö, es gibt leistungsfähigere Architekturen, als x86...

  5. Re: 130 nm Opteron auf der Ziellinie

    Autor: :-) 18.05.04 - 14:27

    Der PowerPC G5 hat sein hohes Potenzial dem Ausführungskern des 64Bit POWER4 Prozessors von IBM zu verdanken. Dieser Prozessor wurde vom "Microprocessor Report 2001" als bester Prozessor für Workstations/Server ausgezeichnet. Der POWER4 ist das Herzstück der erfolgreichen eBusiness Server von IBM - mit Parallelverarbeitung, zwei Fließkomma-Prozessoren mit doppelter Genauigkeit sowie einer hochentwickelten Branch Prediction Logik. Apple hat intensiv mit IBM zusammengearbeitet, um dieses industrieweit führende Design für den G5 optimal zu nutzen. Dabei wurde eine verbesserte Velocity Engine mit einem superskalaren Ausführungskern mit Super-Pipeline kombiniert, der mehr als 200 Anweisungen gleichzeitig in Bearbeitung halten kann. Auch Ihre bestehende Softwaresammlung profitiert vom Leistungsschub des Power Mac G5, denn Apple und IBM haben die PowerPC Architektur so konzipiert, dass sie von Anfang an von 32Bit auf 64Bit skalierbar ist.
    Durchbruch der 4GB-Grenze
    32Bit PCs können nur 4GB Arbeitsspeicher verwenden. Alles, was darüber liegt, erfordert die Verwendung von virtuellem Speicher auf der Festplatte, der 40-mal langsamer als die Verwendung des Arbeitsspeichers ist. Der neue Power Mac G5 kann dank des 64Bit G5 Prozessors bis zu 8GB Arbeitsspeicher verwenden. Damit können Sie große 3D-Objekte, komplexe wissenschaftliche Datenbestände und überdimensionale 2D-Bilder im Arbeitsspeicher ablegen, sodass eine schnellere Bearbeitung möglich ist. Wohl bemerkt: 40-mal schneller. Theoretisch erlauben die 64Bit-Datenpfade dem PowerPC G5 Prozessor den Zugriff auf bis zu 4 Terabyte Arbeitsspeicher. Das mag jetzt noch übertrieben erscheinen, doch so ist die PowerPC G5 Architektur ganz auf Wachstum ausgelegt.

  6. schöner werbetext :) [nt]

    Autor: nikotin 18.05.04 - 16:02

    .

  7. Re: schöner werbetext :) [nt]

    Autor: Maru 18.05.04 - 17:31

    wie siehts aus mit 8 X Opteron 850? wurde die Höllenmaschine schon irgendwo getestet?

  8. Re: schöner werbetext :) [nt]

    Autor: :-) 18.05.04 - 18:08

    Tja, da staunst du

    Die Xserve Cluster Node Konfiguration ist ideal für High Performance Computing (HPC) in wissenschaftlichen und technischen Umgebungen sowie bei Arbeitsgruppen-Clustern und Render-Farmen. Die superskalare Pipeline-Architektur des G5 Prozessors unterstützt bis zu 215 gleichzeitig eingehende Anweisungen mit einem Ausführungskern mit hoher Bandbreite, der mehr als 12 funktionale Einheiten bietet. Dazu gehören zwei Fließkommaprozessoren und zwei Integer-Einheiten für die Parallelverarbeitung sehr komplexer Anweisungen sowie 64Bit-Präzision auf 64Bit-breiten Datenpfaden. Ein Xserve Cluster Node ist zudem sehr kostengünstig, da auf Komponenten verzichtet wird, die nur für Serveranwendungen relevant sind.

    Sie können Tausende Benutzer bedienen, und zwar ohne dafür zusätzlich Unsummen für Lizenzgebühren auszugeben.* Egal, ob Sie Mac, Windows, UNIX oder Linux Clients oder eine Mischung aus diesen bedienen möchten - Mac OS X Server bietet plattformübergreifende Unterstützung für natives File Sharing sowie einen Apache Web-Server und einen WebDAV Server, E-Mail via POP und IMAP, ftp, QuickTime Streaming Server, DNS und DHCP, und das alles direkt nach dem Auspacken. Windows, UNIX und Linux werden völlig gleichberechtigt behandelt und profitieren von Vorteilen, die für Mac Benutzer schon längst ganz normal sind.

  9. Re: AMD beschleunigt Opteron

    Autor: bigair 18.05.04 - 20:57

    rofl euda herst.....

    na im ernst: jetzt kopiert amd auch scho die modellbezeichnung...
    das is jetzt aber ein schlechter scherz...intel steigt um, zwei wochen später, am steigt um...herst was soll das???????

  10. Selten war Werbung so wahr! (k.T.)

    Autor: Fred(erik) 19.05.04 - 00:10

    k.T.

  11. Re: schöner werbetext :) [nt]

    Autor: Jonny 19.05.04 - 12:17

    Alles Werbeblah ohne Relevanz...

    > Die superskalare Pipeline-Architektur des G5 Prozessors unterstützt bis zu 215 gleichzeitig eingehende Anweisungen mit einem Ausführungskern mit hoher Bandbreite, der mehr als 12 funktionale Einheiten bietet.

    Vermutlich weist du noch nicht mal was das heist, geschweige denn was es bedeutet..

  12. Re: schöner werbetext :) [nt]

    Autor: :-) 19.05.04 - 20:50

    ...es ist lieb von dir, dass du dir Gedanken um meinen Wissensstand machst, aber ich kümmer mich regelmäßig selbst darum.

    Ich kann dir nicht meinen Vortrag kostenlos halten, es wäre unfair denen gegenüber, die dafür viel Geld bezahlen. Aber einiges kann ich dir schon erzählen:

    Insgesamt sind auf knapp 120 Quadratmillimetern 58 Millionen Transistoren vorhanden. Auf über 8 Ebenen sind 344 Meter Kupferleitungen „verbuddelt“. Man hat sich vier für Kupfer entschieden, weil das ein besseres Vierpolverhalten aufweist als Leiterbahnen aus leitendem Silizium.

    Der G5 Prozessor hat einen „schlappen“ 2 GHz CPU Takt. Dazu ein kleines 64k L1 BefehlsRegister mit 64 GBps und ein 32K L1 DatenRegister mit 64 GBps sowie ein 512k L2 Register mit 32GBps.

    Von den 64 Bits, werden zur (physikalischen) Adressierung 42 Bit benutzt, das entspricht 4 Terabyte Speichergröße, virtuell können 16 Millionen Terabyte angesprochen werden.

    215 Befehle können in 12 unabhängigen Recheneinheiten abgearbeitet werden. Eine Einheit führt Vertauschungsoperationen aus, eine andere steht für complexwertige Zahlen zur Verfügung. Sowohl für Floating Point als auch für Ganzzahlen Operationen stehen jeweils zwei unabhängige Einheiten zur Verfügung. Insgesamt sind es 12 Einheiten mit „je“ 128 Bit Breite, die innerhalb eines Taktzykluses abgearbeitet werden. Wobei die 128 Bit unterteilbar sind, beispielsweise in 4 x 32 Integer, 8 x 16 Bit usw.

    Die Befehle werden vorher in 5 unterschiedliche Gruppen zu je 20 ähnlichen oder gleichen Befehlen zusammengefaßt. Jede der 12 Recheneinheiten hat eine eigene „Warteschlange“ mit abzuarbeitenden (vergleichbaren) Befehlen.

    Damit ist ein rasantes 3-D Rendering möglich. Weil gleich mehrere Pixel, die den gleichen Prozeß durchlaufen, gleichzeitig berechnet werden können. Insgesamt wären 215 (eine Mischung aus gleichen und unterschiedlichen) Operationen gleichzeitig möglich. Die Rückführung bearbeiteter Daten kann in die L1 oder L2 Register erfolgen, so daß ein Folgeprozeß auf das gleiche Datum angewendet werden kann und das mit 64GBps. :-)

  13. Re: schöner werbetext :) [nt]

    Autor: Jonny 22.05.04 - 23:56

    Sorry, das der Reply etwas dauerte, aber ich lese GOLEM nur hin und wieder..

    > Ich kann dir nicht meinen Vortrag kostenlos halten, es wäre unfair denen gegenüber, die dafür viel Geld bezahlen.

    Danke, darauf verzichte ich gerne, oder kannst du mir sagen wofür die 3te Pipeline-Stage (die nach InstructionCrack und vor Dispatch0) gut ist?

    Ok. Gehen wir's sachlich an.

    Du schriebst: "...215 gleichzeitig eingehende Anweisungen". Das ist Falsch, denn die CPU kriegt niemals soviele Instructions gleichzeitig durch das Front-End (Dekoder) oder die Retirement-Logik. Richtig ist, dass maximal so viele Instructions in einem Bearbeitungszustand ("In Flight") sein können.

    So wie du es geschrieben hast versteht Otto-Normal-Leser, dass 215 Instructions PRO CYCLE ausgeführt werden, was NICHT der Fall ist!

    Andere Unstimmigkeiten die mir so Aufgefallen sind:

    > [64k L1 BefehlsRegister, 32K L1 DatenRegister, 512k L2 Register]

    Es sind keine Register, sondern Caches -- da ist ein großer Unterschied von der Stuktur und Funktion!

    > Insgesamt sind es 12 Einheiten mit „je“ 128 Bit Breite, die innerhalb eines Taktzykluses abgearbeitet werden.

    1) sind nicht alle (Execution-)Einheiten sind 128 Bit Breit (wozu sollte z.B. die Branch Unit so breit sein?)
    2) verschiedene Einheiten haben unterschiedliche Pipeline-Tiefen. Beispiel: Die FPUs haben 6 Execution-Stages, die SIUs nur eine.
    3) Wie kriegst du eine Instruction über z.B. 11 Pipeline-Stufen in einem Taktzyklus? D.h. bei weitem nicht alle Instructions sind Single-Cycle-Ops!

    > Wobei die 128 Bit unterteilbar sind, beispielsweise in 4 x 32 Integer, 8 x 16 Bit usw.

    Nur mit Restriktionen, klar gehts bei den AltiVec Units. Was soll aber z.B. eine CIU mit 8 x 16 Bit anfangen ;-)

    > [64 GBps]

    Die Cache-Bandbreite ist hier doch sekundär, interessanter sind die Latenzen:

    L1 Hit => GPR 3 Taktzyklen
    L1 Hit => FPR 5 Taktzyklen
    L1 Hit => VPERM 4 Taktzyklen
    L1 Hit => Anderes VR 5 Takte

    ...

    Nichts für Ungut, aber da ist mir zu viel Halbwissen drinn.

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